[AI 특허] 인간의 도파민 방출 신호를 칩으로 개발

    - STDP와 도파민 신호를 가진 3개의 멤리스터 시냅스를 구성하는 방법과 시스템(Methods and systems for three-memristor synapse with STDP and dopamine signaling)

    퀄컴(Qualcomm)은 “STDP와 도파민 신호를 가진 3개의 멤리스터 시냅스를 구성하는 방법과 시스템(Methods and systems for three-memristor synapse with STDP and dopamine signaling)”이라는 특허출원서를 2010년 7월 7일에 미국 특허청에 출원(12/831,594), 2012년 1월 12일에 출원서가 공개되고(20120011090), 2013년 4월 30일에 특허(8,433,665)를 등록(획득)했다. 따라서 이 기술은 2010년부터 연구개발하고 있었다는 것을 알 수 있다.

    이 특허는 시냅스(synapse)가 방출하는 신경전달 물질 70가지 중 인간을 움직이게 하는 도파민(dopamine)을 방출하는 신호를 가진 점화(불꽃, 스파이크), 즉 시간 의존적인 가소성(Spike-Time-Dependent Plasticity, STDP)을 위한 3개의 멤리스터(memristor)로 구성된 인공 시냅스를 공학적으로 디자인하는 방법과 시스템에 관한 것이다. 

    멤리스터(Memristor)란 메모리(memory)와 레지스터(resistor)의 합성어로 이전의 상태를 모두 기억하는 메모리 소자다. 전원공급이 끊어졌을 때도 직전에 통과한 전류의 방향과 양을 기억하기 때문에 다시 전원이 공급되면 기존의 상태가 그대로 복원된다.

    ■ 배경 

    신경 시스템 공학은 최근 몇 년 동안 주목을 끌고 있다. 탁월한 유연성과 전력 효율성(power efficiency, 저-전력)을 갖춘 생물학적 뇌에서 영감을 얻은 신경 시스템은 패턴 인식, 기계 학습 및 모터 제어와 같은 많은 애플리케이션에 사용할 수 있다. 

    하지만 실용적인 신경 시스템 구현의 가장 큰 문제점 중 하나는 하드웨어 집적도(a hardware density)다. 뉴런과 시냅스는 신경 시스템의 두 가지 기본 구성 요소다. 

    가령, 인간의 뇌는 약 10의 11승 개(1,000억)의 뉴런을 가지며, 시냅스의 수는 뉴런 당 10,000개로 1,000조개로 추정된다.

    결과적으로 실용적인 신경 시스템을 구현하기 위해서는 시냅스 하드웨어가 극단적인 영역이며 저-전력을 필요로 한다. 

    최근에는 뉴런과 액손(Axon, 축색돌기)을 연결해서 시냅스를 구현하는 크로스바(cross-bar) 아키텍처가 매우 집적된 하드웨어 솔루션을 제공할 수 있기 때문에 멤리스터(memristor) 요소가 시냅스 구현을 위해 연구되어 왔다. 

    STDP(Spike-Timing-Dependent Plasticity) 기능을 갖는 시냅스의 구현을 위해 선행 기술에서 펄스 폭 변조(PWM, pulse width modulation) 방식을 갖는 하나의(단일) 멤리스터가 제안되었다. 

    보상 구동 학습 신경 시스템(a reward-driving learning neural system)을 갖기 위해서는 시냅스 가중치(synapse weight)가 STDP 메커니즘과 도파민 신호에 의해 제어될 수 있어야 한다. 그러나 도파민 신호를 제어하면 시냅스 구현이 매우 복잡해지며 면적/전력 효율(area/power efficient)이 떨어질 수 있다는 문제가 있었다.

    따라서 본 특허는 시냅스 전 뉴런 회로와 시냅스 후 뉴런 회로 사이의 연결을 위한 시냅스 전기 회로(a synaptic electrical circuit)를 제공하고, 시냅스 전 뉴런 회로와 시냅스 후 뉴런 회로 사이의 시냅스 연결을 위한 제어 방법과 하나의 장치(an apparatus)를 제공한다.

    참고로, 인간의 시냅스는 전기 신호가 아니라 화학물질인 신경전달 물질을 분비 혹은 방출하여 전달하는데, 퀄컴 특허는 이를 모방할 수 없어 전기 회로를 사용한다.

    ■ 분석 

    전기 회로는 일반적으로 연결 강도(a strength of the connection)를 조정하기 위해 복수의 멤리스터(a plurality of memristors)가 포함된다. 

    시냅스 전 뉴런 회로의 스파이크(a spike of the pre-synaptic neuron circuit)가 시냅스 후 뉴런 회로의 스파이크(a spike of the post-synaptic neuron circuit)로 전도될 때, 시냅스 전 뉴런 회로의 스파이크는 시냅스의 역할을 하는 첫 번째 멤리스터의 저항 감소(decreasing of resistance of a first of the memristors)를 유발하여, 그 결과 연결 강도(strength of connection)가 증가한다(학습-강화학습 등). 

    연결 강도가 증가하는 동안, 첫 번째 멤리스터와 연결된 두 번째 멤리스터의 저항은 연결 강도의 증가 영향을 받아 변하게 되는데, 이를 이력현상(hysteresis effect)이라 한다. 

    따라서 또 다른 시냅스 전 뉴런 회로의 스파이크를 받은 또 다른 시냅스 후 뉴런 회로의 스파이크는 첫 번째 멤리스터의 저항을 증가시켜 연결 강도가 감소하게 된다. 그리고 연결 강도가 감소하는 동안 첫 번째 멤리스터와 연결된 세 번째 멤리스터의 저항은 연결 강도의 감소 영향을 받아 변하게 된다.  

     

    ▲ Qualcomm 특허의 Fig.1(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.1은 멀티-수준의 뉴런을 가진 뉴럴 시스템 100을 설명하는 그림의 한 예이다. 102의 뉴런은 104의 시냅스 연결 네트워크를 통해 106의 뉴런과 연결되어 있다. 간단히 이해를 돕기 위해 여기서는 단 두 개의 뉴런 수준만 기술하지만 전형적인 뉴럴 시스템에서는 그 이상의 뉴런들이 연결된다. 

    102의 뉴런은 108i~108N까지의 그전에 존재했던 뉴런들에 의해 생성된 시그널(전기신호)을 받을 수 있다. 시그널은 전기신호인데 전류들이 뉴런의 세포막(membrane) 위에 누적되어 세포막의 전위를 충전시킨다(charge a membrane potential). 그리고 세포막의 전위가 한계 값(a threshold value)에 도달하면, 뉴런은 불을 붙이고(fire,발화하고) 출력 스파이크(an output spike)를 생성하여 다른 뉴런으로(예를 들어, 106의 뉴런) 전도한다. 

    뉴런들의 스파이크 전도는 시냅스 연결 네트워크(혹은 간단히 “시냅스”)인 104를 통해 전도된다. 104의 시냅스는 출력 신호(예, 스파이크)를 102의 뉴런으로부터 받아, 다음의 조정 가능한 시냅스 가중치(adjustable synaptic weights)에 따라 신호들을 스케일 한다. 여기서 P는 102와 106 뉴런 사이의 총 시냅스 연결 숫자이다. 

    그리고 스케일 된 신호들을 종합해 106의 뉴런 레벨에 102 뉴런의 하나의 입력 신호를 생성한다. 그러면 106의 뉴런은 이에 상응하는 110의 출력 스파이크를 생성한다. 110의 출력 스파이크는 또 다른 뉴런으로 또 다른 시냅스를 통해 전도된다(그림에 나타나지 않음).  

    신경 시스템 (100)은 하나의 전기 회로(an electrical circuit)에 의해 에뮬레이트(모방, emulated)될 수 있고 이미지 및 패턴 인식, 기계 학습 및 모터 제어와 같은 넓은 범위의 애플리케이션에 이용될 수 있다. 신경 시스템(100) 내의 각각의 뉴런은 하나의 뉴런 회로(a neuron circuit)로 구현될 수 있다. 출력 스파이크를 유발하는 한계 값으로 충전된 뉴런 세포막은 이를 통해 흐르는 전류를 통합하는 하나의 축전기(콘덴서, condenser, capacitor)로 구현될 수 있다.

    특정 구현에서는 커패시터(Capacitor)는 뉴런 회로의 전류통합장치로서 제거될 수 있고, 보다 작은 멤리스터 요소(a much smaller memristor element)가 대신 사용될 수도 있다. 

    이 접근법은 부피가 큰 커패시터가 전류 통합기로 이용되는 다양한 다른 응용뿐만 아니라 뉴런 회로에도 적용될 수도 있다. 또한, 시냅스들(104) 각각은 하나 혹은 하나 이상의 멤리스터 요소에 기초하여 구현될 수 있으며, 시냅스 가중치 변경(synaptic weight changes)은 멤리스터 저항의 변화에 관련될 수도 있다. 나노미터 크기의 멤리스터를 사용하면 뉴런 회로와 시냅스의 면적이 크게 줄어들 수 있어, 매우 큰 규모의 신경 시스템 하드웨어 구현을 실용적으로 만들 수도 있다.

     

    ▲ Qualcomm 특허의 Fig.2(8,433,665, 30 Apr 2013). Image: USPTO

    훈련 과정을 거치는 동안(during the training process) 시냅스 네트워크(104)의 시냅스 가중치 조정은 점화(불꽃, 스파이크)-시간 의존적인 가소성(Spike-Timing-Dependent Plasticity, STDP)을 바탕으로 이루어질 수 있다.

    Fig.2는 STDP에 따라 시냅스전 스파이크와 시냅스후 스파이크의 상대적 시간의 함수로서(a function of relative timing of pre-synaptic and post-synaptic spikes) 시냅스 가중치 변화의 예시적인 그래프 다이어그램(200)이다. 

    시냅스 전 뉴런이 시냅스 후 뉴런 전에 혹은 앞에서 발화하면(fires), 그래프(200)의 부분(202)에 기술된 바와 같이, 상응하는 시냅스 가중치가 증가될 수도 있다. 이러한 가중치 증가는 시냅스의 장기강화(혹은 증강 혹은 상승)(LTP, Long-Term Potentiation)로 지칭될 수도 있다. 그래프 부분(202)으로부터, LTP의 양은 시냅스 전 스파이크와 시냅스 후 스파이크 시간 사이의 차이의 함수로서(a function of difference), 대략 기하급수적으로 감소할(decrease roughly exponentially) 수도 있음이 관찰될 수 있다. 

    그러나 만약 발화의 순서가 역순이면(reverse order of firing), 그러면 그래프(200)의 부분(204)에서 보는 바와 같이, 시냅스의 장기억압(LTD, Long-Term Depression)을 유발하는 시냅스 가중치를 감소시킬 수도 있다.

    Fig.2에 설명된 바와 같이, 시냅스 가중치-훈련 곡선(synaptic weight-training curve)은 비대칭(asymmetrical)일 수도 있다. 그래프 부분(202)에 의해 표현된 LTP 가중치 증가는 짧은 스파이크 간 간격(short inter-spike intervals)에 대해 더 클 수 있지만, LTD 가중치 증가보다 빠르게 감소(붕괴, decay)할 수도 있다. 

    인과성 창(causality window) 밖의 LTD의 우위(우세)는, 시냅스 전 스파이크가 시냅스 후 활동 전위와 관련하여 시간에서 무작위로 일어날 때 시냅스의 약화를 유발할 수도 있다. 그러므로 이러한 무작위적인 사건들은 지속적으로 시냅스를 불러일으키는 원인이 되지는 못한다.

    ▲ Qualcomm 특허의 Fig.3(8,433,665, 30 Apr 2013). Image: USPTO

    Fg.3은 말초(말단) 보상을(distal reward) 갖는 STDP에 기초한 시냅스 가중치 변화의 예를 설명하는 그림이다. 시냅스 전 뉴런(302)은 시냅스(306)를 통해 시냅스 후 뉴런 (304)과 연결된다. 시냅스(306)의 상태는 시냅스 강도(즉, 가중치) S 및 가소성에 중요한 하나의 효소(enzyme)의 활성화 C의 두 가지 변수로 설명할 수 있다.  .

    시냅스 전 뉴런(302)은 308의 하나의 스파이크를 발화하면, 시냅스 후 뉴런(304)은 310의 다른 스파이크를 발화한다. 이러한 스파이킹 순서가 일어난 후, 시냅스 연결(306)에 대한 보상은 시냅스전과 시냅스후의 스파이크가 일어난 순서로부터 1~3초 사이의 무작위 지연(a random delay)을 갖는 외부세포 도파민(extracellular dopamine, DA)이라는 스파이크 형태로 전달된다. 다시 말해, 시냅스는 보상하는데 신경전달물질인 도파민이라는 화학물질을 방출하는 것이다.

    시간 경과에 따른 DA의 외부세포 농도의 변화는 다음과 같은 공식으로 표현될 수 있다. 여기서 D는 DA의 도파민의 농도이고, τD는 감쇠 시상수이며(decay time constant), DA(t)는 도파민 활성으로 인한 DA의 근원을 모델링(models a source of DA) 하는 것이다. Fig3은 지수 함수적으로 감소하는 곡선(exponentially decaying curve)인 312를 설명하는 것으로 주어진 시간에 걸쳐 DA의 농도 변화를 나타낸다. 

    ▲ Qualcomm 특허의 Fig.4(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.4는 예시적인 멤리스터(404)의 구조(400) 및 모델(402)을 설명하는 그림이다. 멤리스터(404)는 TiO2의 2-층 박막(406)을 포함할 수 있으며, 이는 접점(contacts) 역할을 하는 2개의 나노 와이어(408과 410) 사이에 샌드위치 시킬 수 있다. 

    1층인 412는 산소 빈격자점(공석)으로(oxygen vacancies) 도핑될 수 있어 반도체와 같이 행동 수 있으며, 반면 다른 층은 비-도핑 층(un-doped layer, 414)으로 이는 절연체(an insulator) 기능을 할 수 있다. 전체 멤리스터 저항 Rmem은 2개 층의 경계 위치에 의존 할 수 있다. 이때 W는 412 도핑 층의 넓이이고 D는 TiO2층인 406의 길이이다.

    ▲ Qualcomm 특허의 Fig.5(8,433,665, 30 Apr 2013). Image: USPTO

    모델(402)은 앞서 언급한 멤리스터 동작을 시뮬레이션하도록 설계될 수 있다. Fig.5는 멤리스터 디자인(설계)의 시뮬레이션 된 전류(I)-전압(V)의 특성(500)을 설명하는 그림이다. Fig.5에서 멤리스터 동작(행동)은 이력현상 I-V 곡선(the hysteresis I-V curve, 500)과 함께 관찰되고 설명될 수 있다.
     
    이력현상 I-V 곡선(500)이 근원인 원점(the origin)을 통과하기 때문에, 멤리스터를 가로질러 인가되는 전압(V)이 없다면, 멤리스터를 통해 흐르는 전류는 없을 수 있다. 

    이것은 멤리스터가 순수하게 에너지를 소산(낭비)하는 요소(a purely dissipative element)일 수 있음을 의미한다. 멤리스터 전류의 증가는 최소 멤리스터 저항 Ron에 도달할 때까지 멤리스터를 가로지르는 전압도 증가시킬 수 있다. 

    따라서 멤리스터 전류가 감소하면 멤리스터 전압 또한 감소하게 되는데, 이는 멤리스터 저항이 일정하고 최소 레벨이기 때문이다. 

    멤리스터를 통과하는 전류가 반대 방향으로 흐르고 증가하면, 멤리스터 저항이 증가하고 멤리스터의 음의 전압(negative voltage)이 증가할 수도 있다. 최대 멤리스터 저항이 Roff에 도달하면, 반대 방향으로 흐르는 멤리스터 전류의 감소는 Fig.5에 기술된 바와 같이 음의 멤리스터 전압도 감소시킬 수 있다. 

    멤리스터 소자(요소)는 전형적으로 비대칭 온/오프 스위칭 동작(행동)을 갖는다는 것을 알아야 한다. 온-스위칭 프로세스는 최소 레벨 Ron을 향한 멤리스터 저항의 감소에 관한 것인 반면, 오프-스위칭 프로세스는 최대 레벨 Roff를 향한 멤리스터 저항의 증가에 관한 것이다. 온 스위칭은 빠르지만 오프 스위칭은 느리고 기하급수적일 수 있다.

    본 특허에서 제안하는 복수의 멤스리스터를 포함하는 시냅스는 도파민 시그널링을 가진 STDP에 기초한 시냅스 강도의 조정(synapse strength adjustment)을 지원할 수 있다. 

    3개의 멤리스터들 중 첫 번째는 LTP 적격성 곡선(eligibility curve)인 Rc_LTP 멤리스터를 구현하는데 이용될 수 있고, 두 번째 멤리스터는 LTD 적격성 곡선인 Rc_LTD를 구현하는데, 그리고 세 번째 멤리스터(Rs memristor)는 멤리스터 저항(Rs)에 따라 다양한 강도를 갖는 한 쌍의 뉴런 사이의 시냅스 연결로 활용할 수 있다. 

    도파민(DA) 시그널이 높을(강할) 때, 멤리스터 Rc-LTP 혹은 Rc_LTD를 Rs 멤리스터와 연결하면, 적격성 변수 값들(eligibility variable values)이 효율적으로 시냅스로 복사될 수 있다. 

    또한 감소하는 상태 동안에 Rc_LTP와 Rc_LTD를 오프-스위칭시키면, 커다란 큰 시상수와 함께(with large time constants) 지수 함수적으로 감소하는 적격성 곡선을 생성할 수 있다. 시냅스 구현을 위한 제안된 접근 방식은 면적 및 전력 효율 모두를 제공할 수 있다.

    ▲ Qualcomm 특허의 Fig.6(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.6는 하나의 적격성 추적(흔적)(an eligibility trace)을 구현하기 위한 멤리스터  요소인 602를 갖는 예시적인 회로(600)를 설명하는 그림이다. 

    LTP/LTD의 초기 단계 동안, 신호 ΦLTP/LTD의 스파이크(608)가 생성될 수 있고, 그리고 동시에 604의 1과 2의 스위치들이 켜질 수 있다. 따라서 스파이크(608) 동안, 전류는 614 방향으로 602의 멤리스터를 통해 흐를 수 있고, 602의 멤리스터의 저항인 612는 최소 Ron(온-스위칭) 값 쪽으로 급격하게 감소할 수 있다. 

    반면 감소 단계 동안, 신호 Φdk의 스파이크(610)가 생성될 수 있고, 606의 1과 2의 스위치들이 겨질 수 있다. 동시에 신호 ΦLTP/LTD는 논리 "0"과 같음으로, 604의 1과 2의 스위치들은 꺼질 수 있다. 스파이크(610) 동안, 전류는 614와 반대 방향인 616 방향으로 602의 멤리스터를 통해 흐를 수 있고, 602의 멤리스터 저항인 612는 커다란 시상수와 함께 천천히 그리고 및 지수 함수적으로 증가할 수 있다. 

     

    ▲ Qualcomm 특허의 Fig.7A & 7B(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.7A & 7B는 시냅스 구현에 사용될 수 있는 멤리스터 기반 회로의 예를 설명하는 것이다. 

    702 회로는 직렬(serial)의 두 개의 멤리스터들(706과 708)이 병렬(parallel)의 전압 소스(710)에 연결된 회로이고, 회로 704는 병렬(parallel)의 두 개의 맴리스터들(714와 716)이 직렬의 718의 일정한 전류 소스에 연결된 회로이다.

    양 회로(702, 704)의 메리스터 저항(Rs)은 각각의 시냅스 강도와 관련될 수 있고, 반면, 양 회로에서 멤리스터의 변화(Rc)는 시냅스의 적격성 곡선을 생성할 수 있다. 스위치들(712 및 720)은 시냅스 전/시냅스 후 스파이크를 따르는 도파민 DA 농도의 변화를 나타낼 수 있는 펄스 폭 변조(PWM) 신호에 의해 제어될 수 있다.

     

    ▲ Qualcomm 특허의 Fig.8(8,433,665, 30 Apr 2013). Image: USPTO

    Fig8은 시냅스 전 뉴런(802)과 시냅스 후 뉴런(804)을 연결하는 시냅스(800)의 제안된 하드웨어 구현을 설명하는 그림이다. 시냅스 전 뉴런(802)은 시냅스 전 스파이크 신호(806)를 시냅스(800)를 통해 입력 전류(808)와 시냅스 후 뉴런(804)에 전도할 수 있다. 

    만약 입력 전류(808)가 시냅스 후 뉴런 세포막 전위에 도달하여 누계가 한계 값 이상을 넘게 되면, 시냅스 후 뉴런(804)은 시냅스 후 스파이크(810)를 생성하게 되는데, 이때 입력 전류(808)는 시냅스(800)의 강도에 전적으로 의존하게 된다.

    더욱이, 시냅스 전 뉴런(802)은 시냅스(800)의 LTP를 유발하기 위해서 PWM 기반 신호 (812)를 생성할 수 있고, 시냅스후뉴런(804)은 시냅스(800)의 LTD를 유발하기 위해PWM 기반 신호(814)를 생성할 수 있다. 

    시냅스 전 뉴런(802)에 연결된 시냅스의 LTD를 유발하기 위해 시냅스전뉴런(802)은 PWM 기반 신호(816)를 생성할 수 있고, 시냅스 후 뉴런(804)은 연결된 다른 시냅스의 LTP를 유발하기 위해 PWM 기반 신호(818)를 생성할 수 있다.

    Fig.7B의 704의 회로에 따라 시냅스 800은 병렬의 멤리스터를 기반으로 구현될 수도 있으며, 이는 직렬의 전류 소스에 연결된 것일 수 있다. 멤리스터(820)는 시냅스 (800)의 LTP에 대한 적격성 추적을 생성하는데 이용될 수 있고, 반면 멤리스터(822)는 시냅스(800)의 LTD에 대한 적격성 추적을 생성하는데 이용될 수 있다. 

    다른 한편으로, 시냅스 강도의 변화는 멤리스터(824)의 저항인 Rs를 수정하는 것에 바탕을 둘 수 있다.

     

    ▲ Qualcomm 특허의 Fig.13(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.13은 3개의 멤리스터들로 구성된 시냅스들이 뉴런들의 어레이(배열)에 연결된 것을 설명하는 그림이다. 

    어레이(1300)의 각각의 뉴런은 수상 돌기 드라이버(a dendrite driver, 1302), 뉴런 소마(세포체, 1304) 및 축색 드라이버(1306)를 포함할 수 있다. 수상 돌기 드라이버(1302)는 뉴런 소마(1304)에 연결될 수 있고, 뉴런 소마는 축색 드라이버(1306)의 말단 상에 인터페이스 될 수 있다.

    3개의 멤리스터들(1320~1324)을 포함하는 시냅스(1308)는 시냅스 전 뉴런(1310)과 시냅스 후 뉴런(1312)과 연결될 수 있다. 시냅스 전 뉴런(1310) 내에 있는 축색돌기 드라이버의 출력(1314)은 1320의 멤리스터를 통해 시냅스 후 뉴런(1312) 내에 있는 수상돌기의 1326의 입력과 연결될 수 있다. 이 연결은 시냅스(1308)의 LTP 적격성 추적의 생성을 제공할 수 있다.

    시냅스(1308)의 강도는 시냅스 전 뉴런(1310) 내의 축색 드라이버의 출력(1316)을 시냅스 후 뉴런(1312) 내의 수상돌기 드라이버의 입력(1328)에 연결하는 시냅스(1322)의 저항인 Rs와 관계가 있다. 

    시냅스(1308)에서, LTP 적격성 추적이 생성된 후에, 멤리스터(1322)의 저항 Rs는 감소할 수 있고, 뉴런들(1310 및 1312) 간의 시냅스 연결은 더 강할 수 있다.

     

    ▲ Qualcomm 특허의 Fig.14A & 14B(8,433,665, 30 Apr 2013). Image: USPTO

    Fig.14A는 예시적인 크로스바 구조(cross-bar architecture, 1400)을 설명하는 그림으로, 3개-멤리스터 시냅스들(1402)을 통해 효율적으로 연결된 뉴런들의 배열(array)을 보여주고 있다. 

    하나의 뉴런에 의해 발화된 하나의 스파이크(1404)는 시냅스 멤리스터(1406)에 전도되고, 그 다음 시냅스 멤리스터(1408), 그다음 시냅스 멤리스터(1410), 그다음 시냅스 멤리스터(1412)로 커뮤니케이션한다. 

    하지만 스파이크 정보는 1414와 1416에게 부정확하게 전도될 수 있다. 왜냐하면 1414와 1416은 LTD 혹은 LTP 적격성 추적과 연관되어 있기 때문이다. 그러면 스파이크 정보는 처음 발화된 1404의 뉴런으로 되돌아온다.

    크로스바 신경 구조에서의 가능한 거짓 경로들(possible false paths)을 제거하기 위해, Fig.14B에 기술된 2-단자 멤리스터들(1418)이 3-단자 멤리스터들(1420)에 의해 대체될 수 있다. 

    1420의 멤리스터의 한 쌍의 다이오드(1422)는 멤리스터를 통해 흐르는 전류의 방향을 제어할 수 있고, 전류가 바람직하지 않은 방향으로 흐르지 않도록 할 수 있다. 

    하나의 예로, 신경 크로스바 아키텍처에서 3-단자 멤리스터의 저항인 Rs를 업데이트할 수 있는데(예를 들어, 시냅스 강도의 수정), 행들(columns)이 아니라 열들(row by row)에서 수행될 수 있다.

    ■ 결론

    본 특허는 도파민 신호 전달을 하는 STDP에 대한 3개의 멤리스터 시냅스의 하드웨어 구현을 제안하는 것이다. 

    LTD 및 LTP 적격성 추적(흔적)은, 감소 단계 동안 적절히 선택된 저항과 멤리스터 전반에 걸친 낮은 전압 강하(a low voltage drop)로 인해 천천히 그리고 기하급수적으로 감소할 수 있다. 이 접근법은 또한 전력 효율(저-전력)을 제안하는 것이다. 

    더욱이 제안한 3개의 멤리스터 시냅스의 구현은 면적 면에서도 효율적일 수 있는데, RC 네트워크/카운터(counters)가 이용되지 않기 때문이다. 

    다시 말해 천천히 감소하는 곡선들을 에뮬레이트하기(모방하기) 위해 큰 부피를 가진 큰 커패시터(축전기)를 피할 수 있기 때문이다. 

    또한 시냅스 멤리스터들을 멀티 시냅스에 의해 공유되는 전압 소스와 직렬로 연결하면, 면적 효율적인 신경 크로스바 아키텍처가 가능해질 수 있다. 제안된 신경 크로스바 아키텍처는 전력을 효율적으로 만드는 간단한 로직으로 구성할 수도 있다.

     

    차원용 소장/교수/MBA/공학박사/미래학자 

    아스팩미래기술경영연구소(주) 대표, (전)국가과학기술심의회 ICT융합전문위원회 전문위원, 국토교통부 자율주행차 융복합미래포럼 비즈니스분과 위원, 전자정부 민관협력포럼 위원, 국제미래학회 과학기술위원장